关键词：扩频时钟发生器；锁相环；ΔΣ调制器；相位噪声
中图分类号：TN432， TN74 文献标识码：A
近年来，国内外提出了多种不同的扩频时钟电路抑制EMI.Hsieh等采用的VCO直接调制方式需要极大的滤波电容，会增加电路的功耗和面积[3]；Cheng等使用的多相时钟相位插入方式很难达到相位的良好匹配，会加大电路的设计难度[4]；Wong 和Caro等采用的调制方式引入的量化噪声大，对EMI的抑制能力不够，会恶化其相位噪声[5-6].
目前对于SSCG的研究大多集中于6 GHz频率以下，而对于6 GHz以上的较少涉及.本文针对SSCG在频率、相位噪声等方面的问题，设计了一款10 GHz的超高频率低相噪扩频时钟发生器，其在1 MHz频偏处的相位噪声为-106.93 dBc/Hz，通过采用全数字电路的3阶MASHΔΣ调制器改善电路相位噪声，相比于其余的调制方式，实现简单，对EMI的抑制能力更强，且有较强的抗噪声能力.
1扩频时钟发生器电路设计
图1所示为本设计提出的扩频时钟发生器整体结构图，其中包括鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LPF）、压控振荡器（VCO）、多模分频器、ΔΣ调制器（DSM）及三角波发生器.
在锁相环中，低频噪声主要由PFD/CP决定，而高频噪声由VCO决定.为了获得低相噪的时钟发生器，VCO中采用了开关电容阵列技术把VCO的谐振频率范围分成若干个子频带[7]，子频带的选择可以保证VCO的电压增益（KVCO）较小，避免了过大的KVCO通过AM-FM噪声转化导致VCO相位噪声的恶化；使用可编程差分电荷泵结构来提高充放电电流的匹配，减小杂散，以及满足工艺偏差的变化；通过采用小数分频技术，保证电路在很高的参考频率下也能获得很高的频率精度.通过 DSM对分频器的分频系数进行调制，随着分频系数的改变，锁相环的输出频率随之改变，并获得具有一定频率宽度的时钟信号，完成扩频的过程.同时DSM也能对输出噪声整形，大幅改善时钟发生器的相位噪声.
1.1宽带VCO的设计
KVCO反映VCO输出频率对控制电压Vctrl的敏感程度，并且影响锁相环环路的增益和稳定性，以及相位噪声性能.由式（2）知：可变电容比直接影响VCO的电压增益，从而影响其调谐范围与相位噪声，但是VCO的调谐范围又与相位噪声相互矛盾.因此，为了使VCO兼具较低的相位噪声和较大的频率调谐范围，必须采用开关电容阵列来减小VCO的灵敏度.开关电容阵列中使用差分电容开关的方式来改善开关电容的Q值.为了进一步提高噪声性能，使用了具有高电源抑制比的LDO为VCO供电，加强其对电源噪声的抑制能力；为了抑制尾电流源噪声对相位噪声的影响，在共源点和地之间串入一个大的电容C2，同时利用电容C1和R1组成的低通网络滤除一部分基准电流镜像来的热噪声和闪烁噪声.该电路采用16位温度计码控制的开关电容阵列，配合可变电容形成粗调谐与细调谐相结合的技术，在减小相位噪声的同时满足了制造过程的工艺偏差和频段要求.经测试得知：VCO的调谐范围为9.6～10.5 GHz，在1 MHz处其相位噪声为-106.93 dBc/Hz.
VCO的输出信号在经过输出缓冲器后作为预分频器的输入时钟，其工作频率高达10 GHz，为了满足低功耗和高速的应用要求，采用基于电流模式逻辑结构（CML）[8]的预分频器进行二分频，如图3所示.CML构成的预分频器是全差分结构，能够提供差分输出，抑制电路的共模噪声.为了减小寄生电容，提高响应速度，在设计中采用电阻作为负载；尾电流源结构的使用可以更方便地控制输出摆幅的大小，同时可以提高电路的工作速度.
1.3鉴频鉴相器及电荷泵的设计
由于DSM的量化噪声会因非线性的存在而折叠到低频，影响带内相位噪声，而且也会导致分数杂散的产生，故对PFD及CP的线性度提出了更高的要求.如图5（a）所示，采用的PFD结构仅有3个反相器的延时，极大地缩短了死区时间，这可以减小衬底耦合的噪声和电流源噪声等对锁相环的影响；在UP信号的通路上插入了一个由传输门构成的延时单元，并设计成与反相器有近似相同的延时，以减小由两路信号到达时间不同导致的失配.在输出级加上驱动力很强的缓冲器（buffer）以保证电荷泵开关的迅速切换.
1.4ΔΣ调制器及三角波发生器的设计
为了获得扩频时钟，必须使分频器的分频比在一定时间内发生变化，故在设计中引入了小数分频技术.但由于小数分频的分频系数存在周期性跳变问题，会产生小数杂散影响时钟发生器的相位噪声和杂散性能，所以通过采用ΔΣ调制器（DSM）[10]实现分频比的随机化，对量化噪声进行整形，将噪声往高频处推，消除小数分频带来的杂散，提高带内信噪比.为实现噪声整形并考虑到电路稳定性的需要，在设计中采用了3阶的15-bit MASH1-1-1 DSM，结构如图6所示.图中X表示输入，Y表示输出，Eqi表示第i级的量化误差，由此可得：
Y（Z）=X（Z）+（1-Z-1）3×Eq3（Z）.（4）
2测试结果分析
在版图布局中，为避免数字时钟对模拟射频部分的影响，采用隔离环措施对数字和模拟模块进行隔离，降低衬底耦合噪声.电路采用SMIC 55 nm CMOS 工艺流片，SSCG整体芯片照片如图8所示，电路的核心面积为0.7 mm×0.4 mm.测试时输入晶振频率为100 MHz，利用Aglient公司的频谱分析仪得到扩频时钟相位噪声测试曲线如图9所示，在1 MHz处，相位噪声大小为-106.93 dBc/Hz.扩频时钟发生器实测频谱如图10所示.在非扩频模式下，频谱的峰峰值能量为-14.08 dBm，在扩频模式下，峰峰值能量变为-30.54 dBm，向下扩频5 000×10-6，峰峰值降落16.46 dB.表1给出了与最近国际上发表的相关扩频时钟发生器测试结果的比较，本设计的显著特点是工作频率高达10 GHz，
但所消耗的功耗却最低，并且在1 MHz处的相位噪声很小，对EMI的抑制效果也很好.
3结论
在超高频率下制造时钟发生器的最大难度在于，在高频工作下相位噪声和抗电磁干扰的能力难以提升.本文在55 nm CMOS工艺下，设计并实现了一种基于小数分频锁相环的低相噪10 GHz扩频时钟发生器.该时钟发生器采用了带开关电容阵列的VCO模块、低失配低噪声电荷泵及ΔΣ调制器模块，达到了很高的频率输出精度和良好的相噪性能.测试结果显示在扩频模式下输出频谱向下扩展5 000×10-6，时钟发生器在1 MHz处的相位噪声为-106.93 dBc/Hz，峰峰值降落为16.46 dB，验证了本设计的有效性，满足时钟发生器的应用要求.
参考文献
[2]KIM J， KAM D G， JUN P J， et al. Spread spectrum clock generator with delay cell array to reduce the electromagnetic interference[J]. IEEE Transactions on Electromagnetic Compatibility， 2005， 47（4）： 908-920.
[9]HUANG Q T， ROGENMOSER R. Speed optimization of edge-triggered CMOS circuits for gigahertz single-phase clocks[J]. IEEE Journal of Solid-State Circuits， 1996， 31（3）： 461-465.
