摘 要： 乘法器在数字信号处理系统中承担了很重要的作用，而乘法器消耗相当大的功耗，因此有必要进行乘法器的低功耗研究。介绍一种基于乘法累加（MAC）单元的FIR滤波器的设计，其中乘法器利用基4华莱士树乘法器，加法器利用超前进位加法器，在优化整合之后，得到低延时低功耗FIR滤波器。实验证明，该文设计的FIR滤波器具有很小的延时与很低的动态功耗。
关键词： 有限冲激响应滤波器； MAC单元； 动态功耗； 延时
中图分类号： TN713?34 文献标识码： A 文章编号： 1004?373X（2016）16?0155?04
Abstract： The multiplier unit plays an important part in digital signal processing system， but it has considerable power consumption， so it is necessary to research the low?power consumption of the multiplier unit. A design of FIR filter based on multiplier and accumulator （MAC） is introduced. The multiplier uses the radix?4 Wallace tree multiplier， and the accumulator uses the carry lookahead adder （CLA）. After the optimization and integration， a low?latency and low?power consumption FIR filter was obtained. The experimental results show that the designed FIR filter has very low latency and dynamic power consumption.
Keywords： FIR filter； MAC unit； dynamic power consumption； time delay
0 引 言
有限冲激响应滤波器（FIR filter）被广泛地应用在信号处理和通信系统中，如信道均衡，降噪，雷达，音频处理，视频处理，生物医学信号处理和经济和金融数据的分析[1?2]。人们可以利用专用集成电路（ASICs），数据信号处理器（DSP）和现场可编程逻辑门阵列（FPGA）来实现FIR滤波器[3]。其中，专用集成电路是高性能应用的传统解决方法，它的处理速度很快，然而专用集成电路的设计成本高，以及上市时间慢，这些限制了它在某些领域中的应用[3?4]；DSP处理器虽然提供了较高的可编程性，但是顺序执行性质的架构对它们的吞吐量性能产生了不利的影响[3，5]。FPGA则在灵活性，设计成本，以及上市时间三者中得到很好的平衡，因此对于FPGA的应用日益普及[3]。
乘法器是数字信号处理系统的基本单元，例如在FIR滤波器系统就用到大量的乘法器，因此乘法器在FIR滤波器系统中承担了很重要的作用，然而乘法器消耗相当大的功耗，占用比较大的面积，并造成较长的延时[1]。因此，在低功耗FIR滤波器系统研究中，低功耗乘法器的研究与设计是很重要的一部分研究内容。本文的主要研究内容就是乘法器设计的优化，产生低功耗乘法器的解决方案。本文介绍基于乘法器与累加器（MAC）的FIR滤波器设计，其中，乘法器的结构是基4编码的华莱士树结构，加法器的结构是超前进位结构。在经过集成优化之后，能得到低延时低功耗的FIR滤波器。本文研究重点在于乘法器的体系架构跟算法的设计，主要目标是在低延时低功耗这一方面。
1 三种FIR数字滤波器的算法实现回顾
第一种是基于二进制补码系统（TCS）的数字滤波器的实现，这是实现FIR滤波器的基本算法。这种算法的优点在于：对于有符号二进制数，它的减法与加法的计算方法是一样的，最后只需要判断符号位，就能知道最终结果是正数还是负数。然而，这种方法没有进一步减少加法器的数目，因此需要很多的逻辑单元（LE）资源才能实现该算法，最终造成功耗较大[6?7]。第二种是利用余数系统（RNS）算法实现数字滤波器，余数系统将较大的整数分解成一系列较小的整数。因此将较大较复杂的整数计算分成较小较简单的整数计算，并且能独立地进行并行运算，不过这种算法的功耗仍然较高[8?9]。最后一种是基于MAC单元的FIR滤波器的设计实现，MAC结构的一大优点就是功耗低，通过利用Booth编码和华莱士树结构，FIR滤波器系统能进一步减少加法器的数目，以降低功耗[10?11]。
在本文中，主要强调的是功耗的降低，因此用到的算法是基于MAC单元的FIR 滤波器的设计。在此设计了基于Booth编码的华莱士树结构乘法器和超前进位加法器，在降低功耗的同时很好的控制了延时。最后对利用这几种算法实现的FIR filter进行功耗对比[12]，可以发现该文设计的FIR filter在功耗方面具有比较大的优势。
2 FIR filter
传统的N阶有限冲激响应滤波器（FIR filter）的实现方程如下：
[y[n]=k=0N-1hn?x（n-k）] （1）
式中：x为输入信号；h为滤波器系数；y为输出信号；N为滤波器阶数，N=16；k表示16次的累加计算。
由式（1）可得如图1所示的非对称结构：
如果将滤波器系数设置成对称相等，则可得对称结构的滤波器架构，如图2所示。
FIR滤波器的两大主要优点是：稳定和具有线性相位特性。FIR滤波器没有反馈环节，没有反馈意味着任何的输入误差不会叠加在迭代累加中，每一次计算都出现相同的相对误差，这样就使得应用变得简单。由于滤波器输出是输入信号的有限次乘法和有限次累加的结果，因此输出不会比输入最大值的[hi]倍还大，因此FIR滤波器是固有稳定的；线性相位特性对于系统来说非常重要，特别是在对图像处理、视频信号及数据信号的传输中都起到很重要的作用，如果将FIR滤波器的系数序列设置成对称结构，FIR滤波器就具有线性相位特性。 3 MAC单元以及乘法器架构
MAC单元即意味着乘法器和累加器的组合，其在数字信号处理应用中起到很重要的作用：诸如转换器、移除不想要的单元、产生内积、以及一些非线性方程（离散余弦变换和离散小波变换）中都或多或少涉及到乘法累加的使用。在此介绍一种基于Booth编码的Wallace树乘法器和超前进位加法器组成的MAC单元。MAC单元的基本结构如图3所示。
接下来重点介绍Booth编码以及Wallace树拓扑结构：比较好的带符号数乘法的方法是布斯（Booth）算法。它采用相加和相减的操作计算补码数据的乘积。基4 Booth算法对乘数从低位开始判断，根据三个数据位的情况决定进行加法、减法还是仅仅移位操作。对于N位有符号数，常规乘法器会产生N个部分积。而基4 Booth 编码算法根据相邻高位，本位和相邻低位可将部分积减少到一半。通过研究实现算法，可保证基4 Booth算法在具有高速特性下还能同时具有低功耗。假设乘数为B，基4 Booth算法的原理为：
[B=-bn-12n-1+k=0n-2bk2k=k=02n-1b2k+b2k-1-2b2k+122k=k=02n-1Ek22k] （2）
式中，[Ek]为乘数被划分后的值。基4 Booth编码需要的乘数是奇数位，如果是偶数位，则需要在最后一位加一个0 。由式（2）可知，基4 Booth编码可以减少一半部分积。基4 Booth编码的操作如表1所示。
华莱士在1964年提出采用树形结构减少多数累加次数的方法。华莱士树充分利用全加器3?2压缩的特性，随时将可利用的所有输入和中间结果及时并行计算，大大节省了计算延时。图4为8×8 华莱士树型结构经过化简最后得到的结果，明显可以看出部分积变少。其结构的关键特性在于利用不规则的树形结构对所有的准备好输入数据的运算及时并行处理。
利用基4 Booth 编码的华莱士树形乘法器，能有效地减少乘法器产生的部分积，并利用并行操作，提高乘法器的运行速度，并能很好地降低乘法器的功耗。
4 加法器架构及其性能
本设计所采用的加法器是超前进位加法器。超前进位加法器是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通全加器串联时互相进位产生的延迟进行了改良。超前进位加法器是通过增加了一个不是十分复杂的逻辑电路来做到这点的。
设二进制加法器第i位为Ai，Bi，输出为Si，进位输入为Ci，进位输出为Ci+1则有：
[Si=AiBiCi] （3）
[Ci+1=Ai*Bi+Ai*Ci+Bi*Ci=Ai*Bi+Ai+Bi*Ci] （4）
令[Gi=Ai*Bi，Pi=Ai+Bi]则：
[Ci+1=Gi+Pi*Ci] （5）
当[Ai]和[Bi]都为1时，[Gi=1，]产生进位[Ci+1=1]；当[Ai]和[Bi]有一个为1时，[Pi=1，]传递进位[Ci+1=Ci；]因此[Gi]定义为进位产生信号，[Pi]定义为进位传递信号。[Gi]的优先级比[Pi]高，也就是说：当[Gi=1]时（当然此时也有[Pi=1]），无条件产生进位，而不管[Ci]是多少。当[Gi]=0而[Pi=1]时，进位输出为[Ci]，跟[Ci]之前的逻辑有关。产生的电路结构如图5所示。
5 实现和结果
利用Quartus Ⅱ软件，芯片选择为Cyclone IV的EP4CE6F17C8，使用Verilog HDL编程语言，将设计的FIR filter 进行编程，再经过综合和仿真得到仿真结果，并利用QuartusⅡ的Powerplay Power Analyzer Tool工具，得到设计的FIR filter总的动态功耗。仿真结果如图6所示。
得到的卷积结果正确。将该文所设计FIR filter，与现有FIR filter进行功耗对比[2，12]，它们均为16阶系统，如表2所示。
加入标准延时文件进行后仿真如图7所示，得到的布线延时为8.3 ns，系统延时为2.88 μs，延时很小。
6 结 论
低功耗是数字信号处理系统应用里面一个非常重要的指标。本文所设计的FIR 滤波器采用低功耗的乘法器和加法器，因此得到功耗很低的FIR filter。与基于TCS与RNS算法的FIR 滤波器相比，功耗较低，处于中上水准，并且本文在追求低功耗的同时也追求低延时，因此在设计结构和乘法器加法器上做了很多的改进，在保证低功耗的前提下更好地降低了延时，在功耗与延时方面得到比较好的一个权衡。该设计还只是针对低位数低阶数的滤波器，将来希望能将这个低功耗滤波器做到高阶数，在高阶数的情况下将滤波器的功耗和延时做到更好的平衡。
参考文献
[1] MAMATHA B， RAMACHANDRAM V V S V S. Design and implementation of 120 order FIR filter based on FPGA [J]. International journal of engineering sciences & emerging technologies， 2012， 3（1）： 90?97.
[2] 李玉学，白忠臣，秦水介.基于Verilog HDL的FIR数字滤波器的优化设计与仿真[J].现代电子技术，2014，37（7）：154?156.
[3] LO H J， YOO H， ANDERSON D V. A reusable distributed arithmetic architecture for FIR Filtering [C]// Proceedings of 2008 51st IEEE Midwest Symposium on Circuits and Systems. Knoxville： IEEE， 2008： 233?236. [4] ZHU W P， AHMAD M O， SWAMY N S. ASIC implementation architecture for pulse shaping FIR filters in 3G mobile communications [C]// Proceedings of 2002 IEEE International Symposium on Circuits and Systems. [S.l.]： IEEE， 2002： 433?436.
[5] GUO Gaizhi， ZHANG Pengju， YU Zongzuo， et al. Design and implementation of FIR digital wave filter based on DSP [C]// Proceedings of 2010 IEEE International Conference on Future Computer & Communication. [S.l.]： IEEE， 2010： 489?491.
[6] SAKELLARIOU P， PALIOURAS V. Low?power two’s?complement multiplication based on selective activation [C]// Proceedings of 2012 IEEE International Conference on Electronics. Seville： IEEE， 2012： 452?455.
[7] LING B W， TAM K S， Yu X H. Step response of a second?order digital filter with two’s complement arithmetic [J]. IEEE transactions on circuits and systems I fundamental theory and applications， 2003， 50（4）： 510?522.
[8] KOURETAS I， PALIOURAS V. Delay?variation?tolerant FIR filter architectures based on the residue number system [C]// Proceedings of 2013 IEEE International Symposium on Circuits and Systems. Beijing， China： IEEE， 2013： 2223?2226.
[9] CHANG C， MOLAHOSSEINI A， ZARANDI A， et al. Residue number systems： a new paradigm to datapath optimization for low?power and high?performance digital signal processing applications [J]. IEEE circuits and systems magazine， 2015， 15（4）： 26?44.
[10] RAVI J， RAMA RAO K， TIRUMALA N. Design of efficient FIR filter MAC unit using parallel prefix adder [J]. International journal of advanced research in computer and communication engineering， 2014， 3（9）： 7959?7963.
[11] JHANSI N， JASWANTH B R B. Design and analysis of high performance FIR filter using MAC unit [J]. International journal of advanced research in computer and communication engineering， 2014， 3（11）： 8626?8629.
[12] CARDARILLI G C， DEL RE A， NANNARELLI A， et al. Power characterization of digital filters implemented on FPGA [C]// Proceedings of 2002 IEEE International Symposium on Circuits and Systems. [S.l.]： IEEE， 2002： 801?804.
